電子工程師面試真的很簡單嗎（電子工程師面試時必知45題）

發(fā)布時間：2024-01-19閱讀(19)

導(dǎo)讀數(shù)字電路1數(shù)字信號：指的是在時間上和數(shù)值上都是離散的信號；即信號在時間上不連續(xù)，總是發(fā)生在一序列離散的瞬間；在數(shù)值上量化，只能按有限多個增量或階梯取值。（模....數(shù)字電路

1數(shù)字信號：指的是在時間上和數(shù)值上都是離散的信號；即信號在時間上不連續(xù)，總是發(fā)生在一序列離散的瞬間；在數(shù)值上量化，只能按有限多個增量或階梯取值。（模擬信號：指在時間上和數(shù)值上都是連續(xù)的信號。）

2數(shù)字電路主要研究: 電路輸入、輸出狀態(tài)之間的相互關(guān)系，即邏輯關(guān)系。分析和設(shè)計(jì)數(shù)字電路的數(shù)學(xué)工具是邏輯代數(shù)，由英國數(shù)學(xué)家布爾1849年提出，因此也稱布爾代數(shù)。

3邏輯代數(shù)有三種最基本的運(yùn)算：與、或、非。基本邏輯的簡單組合稱為復(fù)合邏輯。

4 邏輯代數(shù)三個基本規(guī)則：代入規(guī)則、反演規(guī)則和對偶規(guī)則。

5 化簡電路是為了降低系統(tǒng)的成本，提高電路的可靠性，以便使用最少集成電路實(shí)現(xiàn)功能。

6 把若干個有源器件和無源器件及其導(dǎo)線，按照一定的功能要求制作在同一塊半導(dǎo)體芯片上，這樣的產(chǎn)品叫集成電路。最簡單的數(shù)字集成電路就是集成邏輯門，以基本邏輯門為基礎(chǔ)，可構(gòu)成各種功能的組合邏輯電路和時序邏輯電路。

7TTL門電路：是目前雙極型數(shù)字集成電路使用最多的一種，由于輸入端和輸出端的結(jié)構(gòu)形成都采用了半導(dǎo)體三極管，所以也稱晶體管-晶體管邏輯門電路。TTL與非門是TTL門電路的基本單元。最常用的集成邏輯門電路TTL門和CMOS門。

由上圖可知，建立時間容限＝Tclk-Tffpd(max)-Tcomb(max)-Tsetup，根據(jù)建立時間容限≥0，也就是Tclk-Tffpd(max)-Tcomb(max)-Tsetup≥0，可以得到觸發(fā)器D2的Tsetup≤Tclk-Tffpd(max)-Tcomb(max)，由于題目沒有考慮Tffpd，所以我們認(rèn)為Tffpd＝0，于是得到Tsetup≤T-T2max。

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由上圖可知，保持時間容限 Thold＝Tffpd(min) Tcomb(min)，所以保持時間容限＝Tffpd(min) Tcomb(min)-Thold，根據(jù)保持時間容限≥0，也就是 Tffpd(min) Tcomb(min)-Thold≥0,得到觸發(fā)器D2的Thold≤Tffpd(min) Tcomb(min)，由于題目沒有考慮Tffpd，所以我們認(rèn)為Tffpd＝0，于是得到Thold≤T2min。關(guān)于保持時間的理解就是，在觸發(fā)器D2的輸入信號還處在保持時間的時候，如果觸發(fā)器D1的輸出已經(jīng)通過組合邏輯到達(dá)D2的輸入端的話，將會破壞D2本來應(yīng)該保持的數(shù)據(jù)。

29如圖為統(tǒng)一采用一個時鐘的同步設(shè)計(jì)中一個基本的模型。圖中Tco是觸發(fā)器的數(shù)據(jù)輸出的延時；Tdelay是組合邏輯的延時；Tsetup是觸發(fā)器的建立時間；Tpd為時鐘的延時。如果第一個觸發(fā)器D1建立時間最大為T1max，最小為T1min，組合邏輯的延時最大為T2max，最小為T2min。問第二個觸發(fā)器D2立時間T3與保持時間T4應(yīng)該滿足什么條件，或者是知道了T3與T4那么能容許的最大時鐘周期是多少。

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下面通過時序圖來分析：設(shè)第一個觸發(fā)器的輸入為D1，輸出為Q1,第二個觸發(fā)器的輸入為D2，輸出為Q2；

時鐘統(tǒng)一在上升沿進(jìn)行采樣，為了便于分析我們討論兩種情況即第一：假設(shè)時鐘的延時Tpd為零，其實(shí)這種情況在FPGA設(shè)計(jì)中是常常滿足的，由于在 FPGA設(shè)計(jì)中一般是采用統(tǒng)一的系統(tǒng)時鐘，也就是利用從全局時鐘管腳輸入的時鐘，這樣在內(nèi)部時鐘的延時完全可以忽略不計(jì)。這種情況下不必考慮保持時間，因為每個數(shù)據(jù)都是保持一個時鐘節(jié)拍同時又有線路的延時，也就是都是基于CLOCK的延遲遠(yuǎn)小于數(shù)據(jù)的延遲基礎(chǔ)上，所以保持時間都能滿足要求，重點(diǎn)是要關(guān)心建立時間，此時如果D2的建立時間滿足要求那么時序圖應(yīng)該如圖3所示。

從圖中可以看出如果：

T-Tco-Tdelay>T3

即： Tdelay< T-Tco-T3

那么就滿足了建立時間的要求，其中T為時鐘的周期，這種情況下第二個觸發(fā)器就能在第二個時鐘的升沿就能穩(wěn)定的采到D2，時序圖如圖3所示。

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圖3 符合要求的時序圖

如果組合邏輯的延時過大使得T-Tco-Tdelay 那么將不滿足要求，第二個觸發(fā)器就在第二個時鐘的升沿將采到的是一個不定態(tài)，如圖4所示。那么電路將不能正常的工作。

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圖4 組合邏輯的延時過大時序不滿足要求

從而可以推出

T-Tco-T2max>＝T3

這也就是要求的D2的建立時間。

從上面的時序圖中也可以看出，D2的建立時間與保持時間與D1的建立與保持時間是沒有關(guān)系的，而只和D2前面的組合邏輯和D1的數(shù)據(jù)傳輸延時有關(guān)，這也是一個很重要的結(jié)論。說明了延時沒有疊加效應(yīng)。

第二種情況如果時鐘存在延時，這種情況下就要考慮保持時間了，同時也需要考慮建立時間。時鐘出現(xiàn)較大的延時多是采用了異步時鐘的設(shè)計(jì)方法，這種方法較難保證數(shù)據(jù)的同步性，所以實(shí)際的設(shè)計(jì)中很少采用。此時如果建立時間與保持時間都滿足要求那么輸出的時序如圖5所示。

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圖5 時鐘存在延時但滿足時序

從圖5中可以容易的看出對建立時間放寬了Tpd，所以D2的建立時間需滿足要求：

Tpd＋T-Tco-T2max>＝T3

由于建立時間與保持時間的和是穩(wěn)定的一個時鐘周期，如果時鐘有延時，同時數(shù)據(jù)的延時也較小那么建立時間必然是增大的，保持時間就會隨之減小，如果減小到不滿足D2的保持時間要求時就不能采集到正確的數(shù)據(jù)，如圖6所示。

這時即T－（Tpd T－Tco-T2min） T－（Tpd T－Tco-T2min）>＝T4 即Tco＋T2min-Tpd>＝T4

從上式也可以看出如果Tpd＝0也就是時鐘的延時為0那么同樣是要求Tco＋T2min>T4，但是在實(shí)際的應(yīng)用中由于T2的延時也就是線路的延時遠(yuǎn)遠(yuǎn)大于觸發(fā)器的保持時間即T4所以不必要關(guān)系保持時間。

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圖6 時鐘存在延時且保持時間不滿足要求

綜上所述，如果不考慮時鐘的延時那么只需關(guān)心建立時間，如果考慮時鐘的延時那么更需關(guān)心保持時間。從圖中可以看出如果：

T-Tco-Tdelay>T3

即： Tdelay< T-Tco-T3

那么就滿足了建立時間的要求，其中T為時鐘的周期，這種情況下第二個觸發(fā)器就能在第二個時鐘的升沿就能穩(wěn)定的采到D2，時序圖如圖3所示。

30說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點(diǎn).

靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計(jì)算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對芯片設(shè)計(jì) 進(jìn)行全面的時序功能檢查，而且還可利用時序分析的結(jié)果來優(yōu)化設(shè)計(jì)，因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證中。

動態(tài)時序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測試向量，覆蓋門級網(wǎng)表中的每一條路徑。因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的時序問題。

31用邏輯門畫出D觸發(fā)器

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32寫異步D觸發(fā)器的verilog module.(揚(yáng)智電子筆試)

module dff8(clk , reset, d, q);

input clk;

input reset;

input [7:0] d;

output [7:0] q;

reg [7:0] q;

always @ (posedge clk or posedge reset)

if(reset)

q <= 0;

else

q <= d;

endmodule

33用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述?

module divide2( clk , clk_o, reset);

input clk , reset;

output clk_o;

wire in;

reg out ;

always @ ( posedge clk or posedge reset)

if ( reset)

out <= 0;

else

out <= in;

assign in = ~out;

assign clk_o = out;

endmodule

34LATCH和DFF的概念和區(qū)別

概念：

電平敏感的存儲器件稱為鎖存器；分高電平鎖存器和低電平鎖存器，用于不同時鐘間的同步。

有交叉耦合的門構(gòu)成的雙穩(wěn)態(tài)存儲器件稱為觸發(fā)器，分為上升沿觸發(fā)和下降沿觸發(fā)，可認(rèn)為是兩個不同電平敏感的鎖存器串聯(lián)而成，前一個鎖存器決定了觸發(fā)器的建立時間，后一個鎖存器決定了觸發(fā)器的保持時間。

區(qū)別：

1、latch由電平觸發(fā)，非同步控制。在使能信號有效時latch相當(dāng)于通路，在使能信號無效時latch保持輸出狀態(tài)。DFF由時鐘沿觸發(fā)，同步控制。

2、latch容易產(chǎn)生毛刺（glitch），DFF則不易產(chǎn)生毛刺。

3、如果使用門電路來搭建latch和DFF，則latch消耗的門資源比DFF要少，這是latch比DFF優(yōu)越的地方。所以，在ASIC中使用 latch的集成度比DFF高，但在FPGA中正好相反，因?yàn)镕PGA中沒有標(biāo)準(zhǔn)的latch單元，但有DFF單元，一個LATCH需要多個LE才能實(shí)現(xiàn)。

4、latch將靜態(tài)時序分析變得極為復(fù)雜。

一般的設(shè)計(jì)規(guī)則是：在絕大多數(shù)設(shè)計(jì)中避免產(chǎn)生latch。它會讓您設(shè)計(jì)的時序完蛋，并且它的隱蔽性很強(qiáng)，非老手不能查出。latch最大的危害在于不能過濾毛刺。這對于下一級電路是極其危險的。所以，只要能用D觸發(fā)器的地方，就不用latch。

有些地方?jīng)]有時鐘，也只能用latch了。比如現(xiàn)在用一個clk接到latch的使能端(假設(shè)是高電平使能),這樣需要的setup時間，就是數(shù)據(jù)在時鐘的下降沿之前需要的時間，但是如果是一個DFF，那么setup時間就是在時鐘的上升沿需要的時間。這就說明如果數(shù)據(jù)晚于控制信號的情況下，只能用 latch,這種情況就是，前面所提到的latch timing borrow。基本上相當(dāng)于借了一個高電平時間。也就是說，latch借的時間也是有限的。

35請畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路?

D觸發(fā)器的輸出端加非門接到D端，實(shí)現(xiàn)二分頻

36latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的.

Latch（鎖存器）是電平觸發(fā)，Register（寄存器）是邊沿觸發(fā)，register在同一時鐘邊沿觸發(fā)下動作，符合同步電路的設(shè)計(jì)思想，而latch則屬于異步電路設(shè)計(jì)，往往會導(dǎo)致時序分析困難，不適當(dāng)?shù)膽?yīng)用latch則會大量浪費(fèi)芯片資源。

37什么是鎖相環(huán)（PLL）？鎖相環(huán)的工作原理是什么？

鎖相環(huán)是一種反饋電路，其作用是使得電路上的時鐘和某一外部時鐘的相位同步。PLL通過比較外部信號的相位和由壓控晶振（VCXO）的相位來實(shí)現(xiàn)同步的，在比較的過程中，鎖相環(huán)電路會不斷根據(jù)外部信號的相位來調(diào)整本地晶振的時鐘相位，直到兩個信號的相位同步。在數(shù)據(jù)采集系統(tǒng)中，鎖相環(huán)是一種非常有用的同步技術(shù)，因?yàn)橥ㄟ^鎖相環(huán)，可以使得不同的數(shù)據(jù)采集板卡共享同一個采樣時鐘。因此，所有板卡上各自的本地80MHz和20MHz時基的相位都是同步的，從而采樣時鐘也是同步的。因?yàn)槊繅K板卡的采樣時鐘都是同步的，所以都能嚴(yán)格地在同一時刻進(jìn)行數(shù)據(jù)采集。

名詞解釋

1. FPGA Field－Programmable Gate Array 現(xiàn)場可編程門陣列

2 . VHDL-- Very-High-Speed Integrated Circuit Hardware Description Language）甚高速集成電路硬件描述語言

3 HDL Hardware Description Language硬件描述語言

4 EDA Electronic Design Automation 電子設(shè)計(jì)自動化

5 .CPLD Complex Programmable Logic Device復(fù)雜可編程邏輯器件

6 .PLD Programmable Logic Device 可編程邏輯器件

7 .GAL， generic array logic通用陣列邏輯

8. LAB Logic Array Block邏輯陣列塊

9. CLB Configurable Logic Block 可配置邏輯模塊

10. EAB Embedded Array Block 嵌入式陣列塊

11 .SOPC System-on-a-Programmable-Chip 可編程片上系統(tǒng)